本特許（JP 2023-028725 A）は、PNBT SOI-FET（Silicon-On-Insulator Field-Effect Transistor）を並列接続しても特性乱れを防ぐマルチフィンガー半導体構造に関するものです。従来、複数のSOI-FETを並列接続すると、各トランジスタのボディ電位がわずかに異なるため、しきい値電圧（Vth）やId-Vg特性にばらつきが発生し、アナログ特性や電流マッチング精度が劣化する課題がありました。本発明の構造では、各単位半導体構造（1A, 1B, 1C, …）が、ソース・ドレイン・第1ゲート・ボディコンタクト部を有し、そのボディコンタクト部とソース／ドレイン間に、反対型の半導体層を設ける構成を採用。この半導体層を介して全フィンガーのボディを一体化することで、ボディ電位を均一化し、Id-Vg特性の乱れを防止します。結果として、複数トランジスタを並列動作させる高出力回路でも、安定した特性と低リークを両立可能。高精度アナログICやRF回路、低消費電力CMOS設計に有効な構造です。

つまりは、PNBT SOI-FETを並列接続してもId-Vg特性が乱れない。ボディコンタクト一体化構造で、アナログ信号にも強い高信頼トランジスタ技術です。